Die Studierenden lernen auf systematische Art und Weise, digitale Schaltungen auf der Basis von VHDL zu entwerfen, zu simulieren und zu realisieren.
Testat (Praktikum)
Zwischenprüfung nach Vorlesung 4 (Semestermitte) von 60 Minuten
Zwischenprüfung während dem Semester: 25%
Schriftliche Prüfung während der Prüfungssession: 75%
Änderungen vorbehalten
(Durchführung gemäss Stundenplan)